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Datasheet > 微控制器和处理器 > 数字信号处理器> ADSP-21160MKB-80
ADSP-21160MKB-80 PDF预览

ADSP-21160MKB-80

更新时间： 2024-02-02 15:40:31
品牌 Logo 应用领域
亚德诺 - ADI 微控制器和处理器外围集成电路数字信号处理器电脑时钟
页数 文件大小 规格书
53页 695K
描述
DSP Microcomputer

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ADSP-21160MKB-80 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：BGA
包装说明：BGA,针数：400
Reach Compliance Code：unknown风险等级：5.74
Is Samacsys：N地址总线宽度：32
桶式移位器：YES边界扫描：YES
最大时钟频率：80 MHz外部数据总线宽度：64
格式：FLOATING POINT内部总线架构：MULTIPLE
JESD-30 代码：S-PBGA-B400JESD-609代码：e0
长度：27 mm低功率模式：YES
湿度敏感等级：3端子数量：400
最高工作温度：85 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：BGA
封装形状：SQUARE封装形式：GRID ARRAY
峰值回流温度（摄氏度）：225认证状态：COMMERCIAL
座面最大高度：2.49 mm最大供电电压：2.63 V
最小供电电压：2.37 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：OTHER端子面层：TIN LEAD SILVER
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：27 mmuPs/uCs/外围集成电路类型：DIGITAL SIGNAL PROCESSOR, OTHER
Base Number Matches：1

ADSP-21160MKB-80 数据手册

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®
SHARC  
a
DSP Microcomputer  
ADSP-21160M  
SUMMARY  
KEY FEATURES  
High-Performance 32-Bit DSP—Applications in Audio,  
Medical, Military, Graphics, Imaging, and  
Communication  
Super Harvard Architecture—Four Independent Buses  
for Dual Data Fetch, Instruction Fetch, and  
Nonintrusive, Zero-Overhead I/O  
Backwards-Compatible—Assembly Source Level  
Compatible with Code for ADSP-2106x DSPs  
Single-Instruction-Multiple-Data (SIMD) Computational  
Architecture—Two 32-Bit IEEE Floating-Point  
Computation Units, Each with a Multiplier, ALU,  
Shifter, and Register File  
80 MHz (12.5 ns) Core Instruction Rate  
Single-Cycle Instruction Execution, Including SIMD  
Operations in Both Computational Units  
480 MFLOPS Peak and 320 MFLOPS Sustained  
Performance (Based on FIR)  
Dual Data Address Generators (DAGs) with Modulo and  
Bit-Reverse Addressing  
Zero-Overhead Looping and Single-Cycle Loop Setup,  
Providing Efficient Program Sequencing  
IEEE 1149.1 JTAG Standard Test Access Port and  
On-Chip Emulation  
400-Ball 27 
؋
 27 mm Metric PBGA Package  
Integrated Peripherals—Integrated I/O Processor,  
4M Bit On-Chip Dual-Ported SRAM, Glueless  
Multiprocessing Features, and Ports (Serial, Link,  
External Bus, and JTAG)  
FUNCTIONAL BLOCK DIAGRAM  
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SHARC is a registered trademark of Analog Devices, Inc.  
REV. 0  
Information furnished by Analog Devices is believed to be accurate and  
reliable. However, no responsibility is assumed by Analog Devices for its  
use, nor for any infringements of patents or other rights of third parties  
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otherwise under any patent or patent rights of Analog Devices.  
One Technology Way, P.O.Box 9106, Norwood, MA 02062-9106, U.S.A.  
Tel:781/329-4700  
Fax:781/326-8703  
World Wide Web Site: http://www.analog.com  
© Analog Devices, Inc., 2001  
1234567...53

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