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542MIT

更新时间： 2024-01-28 04:27:50

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艾迪悌 - IDT		驱动光电二极管逻辑集成电路
页数	文件大小	规格书
6页	171K
描述
Low Skew Clock Driver, 542 Series, 2 True Output(s), 0 Inverted Output(s), CMOS, PDSO8, 0.150 INCH, SOIC-8

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542MIT 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	0.150 INCH, SOIC-8
针数：	8	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.06
系列：	542	输入调节：	STANDARD
JESD-30 代码：	R-PDSO-G8	JESD-609代码：	e0
长度：	4.9 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	8
实输出次数：	2	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
传播延迟（tpd）：	15 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.5 ns	座面最大高度：	1.75 mm
最大供电电压 (Vsup)：	5.5 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn85Pb15)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
宽度：	3.9 mm	Base Number Matches：	1

542MIT 数据手册

DATASHEET

CLOCK DIVIDER

ICS542

Description

Features

The ICS542 is cost effective way to produce a high-quality

clock output divided from a clock input. The chip accepts a

clock input up to 156 MHz at 3.3 V and produces a divide by

2, 4, 6, 8, 12, or 16 of the input clock. There are two outputs

on the chip, one being a low-skew divide by two of the other.

• 8-pin SOIC package

• Available in RoHS compliant package

• IDT’s lowest cost clock divider

• Low skew (500 ps) outputs. One is /2 of the other

• Easy to use with other generators and buffers

• Input clock frequency up to 156 MHz

• Output clock duty cycle of 45/55

• Power-down turns off chip

For instance, if an 100 MHz input clock is used, the ICS542

can produce low-skew 50 MHz and 25 MHz clocks, or low

skew 25 MHz and 12.5 MHz clocks. The chip has an

all-chip power-down mode that stops the outputs low, and

an OE pin that tri-states the outputs.

• Output Enable

See the ICS541 and ICS543 for other clock dividers, and

the ICS501, 502, 511, 512, and 525 for clock multipliers.

• Advanced, low-power CMOS process

• Operating voltage of 3.3 V or 5 V

• Does not degrade phase noise - no PLL

• Available in industrial and commercial temperature

ranges

NOTE: EOL for non-green parts to occur on 5/13/10

per PDN U-09-01

Block Diagram

VDD

CLK1

S1, S0

Divider

and

Selection

Circuitry

CLK2

Input Clock

OE (both outputs)

GND

IDT™ / ICS™ CLOCK DIVIDER

ICS542

REV H 092209

12 3 4 5 6

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